通过前面几章内容对本项目的有关理论及相关方案进行了论述，并结合项目技术指标和实际应用对FMCW雷达的频率源和接收机模块进行分析，确定了最终的方案。整体电路如下图6-1所示.

本章在此基础上对频率源模块具体的硬件电路进行设计，并对其进行相关的测试分析。该部分主要由三部分组成：一是PLL电路模块，也是频率源的核心部分；二是电源部分，为电路提供稳定电压；三是USB控制部分，利用这部分通过PC端对ADF4159进行设置。

PLL部分电路模块

该部分主要分为三部分，一是芯片ADF4159部分，主要是外围电路设计。二是环路滤波器部分的设计；三是压控振荡器（VCO）部分。

ADF4159部分设计

1、外围电路设计

根据ADF4159数据表以及实际应用，对ADF4159外围电路设计如下图6-2所示。

图 6-2 ADF4159 外围电路设计 

ADF4159 的参考信号由 100MHz 晶振 TX-500 提供，其电路图如图 6-3 所示。 

环路滤波器设计

在锁相环的设计中，环路滤波器的设计是十分重要的环节。因为环路滤波器决定了频率源的相位噪声、杂散的抑制、环路的稳定性以及环路的捕捉时间等环路参数。环路滤波器影响频率源性能的主要参数是相位裕度和环路带宽。为使系统性能达到最佳，就要选择合适参数。

相位裕度与锁相环路的稳定性紧密相关，对于绝大多数的锁相环路，建议的参数范围是40°~55°，以保持稳定的环路，并在最大的程度上缩短建立时间，一般情况下在48°时有最小的锁定时间。

环路带宽是相对于相位裕度更为重要的一个参数，它是锁相环的开环增益下降到0dB时所对应的频率。通过对锁相环的噪声分析可得，环路带宽内的噪声主要来自参考源、鉴相器与分频器，即它们是低通的；环路带宽外的噪声是由压控振荡器产生的，即它是高通的。所以在实际应用中，为了使锁相环的总噪声最小，需要确定合适的环路带宽来抑制。但是当环路带宽为参考频率的1/5之上时，环路会变得很不稳定，甚至无法完成锁定。综合上述，从噪声、环路稳定性以及锁定时间来考虑，确保锁相环的稳定工作，环路的带宽通常取参考频率的1/10以下。

在本次设计中，参考频率为100MHz，根据ADIsimPLL软件的仿真计算，环路带宽在2MHz~3MHz之间时系统性能最佳，这里取环路带宽2.4MHz，相位裕度48°。

这里通过ADI公司自带的设计软件对环路滤波器进行设计，设计时，首先对VCo（HMC739LP4）进行模型的建立，根据HMC739LP4数据表对其频率-调谐电压关系和相噪-频率关系进行设置，如图6-4（a）（b）分别为ADIsimPLL中对VCO设置的性能曲线。

VCo模型设置完成后，设置其他参数，参考频率100MHz，ADF4159锁定至12.2GHz（配合带有RF/2输出的HMC739LP4输出24.4GHz信号），由于ADF4159内部电荷泵的电源电压只有3.3V，小于VCO调谐电压的最大值，所以选择有源滤波器作为环路滤波器。如图6-5所示，为ADIsimPLL软件中的设计环路。

根据软件设计结果，得到运算放大器AD8065外部元件值，C1=10pF，C2=79pF，C3=2.77pF，C4=22.4pF，R1=220，R2=2.48k，R3=1k。又依据实际元件常用值，对设计结果进行微调，其中C2=82pF，C3=2.7pF，C4=22pF。

如图6-6所示为得到的系统开环的幅频和相频曲线，通常为了保证环路的稳定性，要使环路带宽处的相位裕度最大，也就是相频曲线的顶点。由图中可看出，环路带宽为2.4MHz时，相位裕度48°，基本上在最高点，且此时环路增益为0dB，表示环路比较稳定。

由上图6-7可以看出，跳频锁定的时间为0.5us，环路相位噪声-100dBc/Hz@100kHz，-106dBc/Hz@1MHz满足设计指标。如图6-8所示为利用运算放大器AD8065所设计环路滤波器原理图。